Z2RAM, SRAM 속도에 DRAM 밀도 주장… 측정은 85°C까지

인텔 전 최고경영자 팻 겔싱어가 후원하는 조지아텍 스핀아웃 Nagare Labs가 AI 가속기 위에 직접 쌓는 메모리 Z2RAM을 공개했습니다. 속도는 SRAM, 밀도는 DRAM이라는 주장입니다. 다만 공개된 측정값은 85°C에서 300초 이상이고, 1세대 제품 수치는 전부 투영치입니다.

AI 칩은 대역폭이 모자라 고대역폭 메모리(HBM)를 쌓아 올리지만, 층수를 늘릴수록 수율과 발열이 발목을 잡습니다. Z2RAM은 그 자리를 노립니다. 지금 사도 되는 기술이 아니라, 앞으로 HBM 대안이 될 수 있는지 지켜볼 발표로 읽어야 합니다.

캐패시터를 뺀 셀, 트랜지스터 두 개와 차폐막

회사는 Z2RAM을 "트랜지스터 두 개와 차폐막, 캐패시터 없음"으로 설명합니다. 쓰기 트랜지스터가 저장 노드에 전하를 넣고, 차폐막이 옆 셀의 잡음을 막습니다. 읽기 트랜지스터는 전하를 빼내지 않고 값을 감지합니다.

이런 게인 셀에서는 읽기 트랜지스터의 게이트 커패시턴스가 전하를 붙잡습니다. 읽어도 값이 지워지지 않아 DRAM처럼 다시 써넣는 동작이 필요 없습니다. 회사가 목표로 내건 에너지는 비트당 1피코줄보다 낮은 수준입니다.

적층은 본드 없이, 노광 한 번으로

Z2RAM은 메모리 층을 가속기 위에 증착하고 같은 다이에서 함께 패터닝합니다. 3D 낸드가 층을 쌓아 용량을 늘리는 방식과 같습니다. 메모리 층 사이에 인터포저도, 본드도 없습니다.

노광 한 번이 여러 층을 한꺼번에 덮는 구조라, 300mm 장비와 DUV만으로 만든다는 것이 회사 설명입니다. 극자외선(EUV) 노광은 필요 없다고 합니다. 로드맵은 100층 이상과 수십만 개의 수직 연결을 목표로 잡고 있습니다.

층을 늘릴수록 마스크 비용도 함께 늘어나 7~8층을 넘으면 투자 대비 효율이 떨어지는 것이 기존 적층 방식의 한계입니다. 회사 주장대로 노광 한 번으로 여러 층을 처리할 수 있다면 이 제약을 우회할 수 있습니다. 다만 아직 증명된 내용은 아닙니다.

85°C 300초, 95°C 검증은 아직

적층 메모리의 진짜 관문은 열입니다. 가속기 위에 DRAM을 쌓으면 아래 로직이 낼 수 있는 열이 제한됩니다. 공동창업자 Shimeng Yu 그룹의 2025년 시뮬레이션에 따르면, DRAM을 95°C 이하로 유지하려면 로직 발열이 제곱센티미터당 220W, 열 비아를 개선하면 300W 수준에서 묶입니다.

창업자들이 발표한 셀은 온도가 올라갈수록 값이 빨리 사라졌습니다. 2020년 2트랜지스터 셀은 25°C에서 1초를 버텼지만 85°C에서는 300밀리초였습니다. 2025년 3트랜지스터 셀은 25°C에서 1,000초를 넘겼고, 6개월 뒤 공개한 개량형은 85°C에서 300초 이상을 기록했습니다. 같은 조건의 기존 3트랜지스터 셀이 100밀리초였으니 차이는 큽니다.

그래도 회사가 말하는 DRAM 유지 온도는 95°C입니다. 공개된 측정값은 85°C 조건까지이고, 95°C에서의 유지 특성은 아직 검증되지 않았습니다.

표에 정리한 숫자를 구분해 볼 필요가 있습니다. 측정값과 시뮬레이션, 투영치가 섞여 있습니다.

위 측정값은 학회 논문(IEDM 2020·2025, VLSI 2026)에 실린 셀 단위 결과입니다. 회사는 자사 제품의 리텐션·지연·에너지 수치를 공개하지 않았습니다.

시뮬레이션 수치도 있습니다. 7nm 4층 256MB 캐시를 같은 면적에 넣으면 7nm SRAM의 5.7배 비트 밀도가 나온다는 결과, 두 배 용량을 같은 면적에 넣고 GPU L2의 에너지·지연·면적 곱을 75~80% 낮춘다는 결과가 있습니다. 모두 시뮬레이션이고, 실제로 만든 적층 스택에서 나온 값이 아닙니다.

리프레시가 필요 없다는 점은 캐시에 의미가 있습니다. AI 워크로드로 프로파일링한 GPU 최종 단계 캐시는 덮어쓰기 전에 값이 사라지지 않아야 하는데, 회사는 개량 셀이 그 시간을 버틴다고 설명합니다. 발열 한계를 넘지 못하면 이 장점도 실제 칩에서는 제한됩니다.

랩 프로토타입이라는 단서

공동창업자 수만 다타는 더 레지스터에 "지금 우리가 있는 곳은 말 그대로 실험실 프로토타입"이라고 말했습니다. Z2RAM 타일 샘플링은 4년 안에, 양산 출하는 향후 10년 안에 목표로 잡혀 있습니다. 출하가 이뤄진다는 전제도 아닙니다.

회사에는 아직 팹이 없습니다. 대학 클린룸 규모를 넘어서려면 생산과 패키징 파트너가 필요하고, 현재 연구개발용 팹 파트너를 찾는 중이라고 합니다. 가속기와 이런 메모리를 붙이는 표준 인터페이스도 없어 직접 만들어야 할 수 있습니다.

신뢰성 문제도 남습니다. 단일 전자 효과로 셀의 문턱 전압이 흔들리면 저장된 비트가 뒤집힐 수 있습니다. 시험한 3트랜지스터 셀이 실제 제품 구조인 2트랜지스터·차폐막 1개에서도 동작하는지는 아직 확인되지 않았습니다.

HBM 대안 경쟁에서 어디에 서 있나

경쟁 구도는 세 갈래입니다. 낸드를 HBM처럼 쌓아 GPU 옆에 두는 고대역폭 플래시, 다이 위에 SRAM을 직접 쌓는 방식, 연산 위에 DRAM을 얹는 방식입니다. SRAM 적층은 빠르지만 같은 용량에 더 비싸고, DRAM 적층은 용량이 크지만 아래 로직의 발열이 제한됩니다.

HBM을 만드는 쪽도 열과 싸우고 있습니다. 삼성의 zHBM은 DRAM을 프로세서 위에 직접 쌓지만 발열 때문에 4층 수준으로 계획됐고, 마이크론의 vHBM 계획에는 열 확산 구조가 들어갑니다.

비슷한 시도가 처음은 아닙니다. 20년 전 이노베이티브 실리콘의 Z-RAM도 같은 자리를 노렸고 AMD가 라이선스를 받았지만 상용화로 이어지지 않았습니다. 겔싱어는 인텔에서 저지연 비휘발성 메모리 옵테인을 접고 CXL로 방향을 틀었던 인물입니다. 지금은 Nagare 이사회에 있고, 그가 제너럴 파트너로 있는 플레이그라운드 글로벌이 500만 달러 라운드를 이끌었습니다.

해커뉴스 댓글에서는

lp92는 "생산 능력을 어디서 확보할 것인가. 마이크론과 삼성이 이 기술에 팹을 내줄 것 같지 않다. 갈 길이 멀다"고 적었습니다. teleforce는 "메모리 30년간 혁신이 없었다는 말에 동의하기 어렵다"며 인텔과 마이크론의 3D 크로스포인트를 반례로 들었습니다. 두 글 모두 댓글 작성자의 의견입니다.

Z2RAM을 판단할 기준은 밀도·속도 발표가 아니라 95°C 위에서의 측정치와 팹 확보입니다. 그 두 가지가 확인되기 전까지는 HBM을 대체할 기술이 아니라, HBM의 발열·수율 한계를 어떻게 넘을지 보여주는 연구 방향으로 보는 편이 안전합니다.

원문 보기: Nagare Labs Z2RAM (Tom's Hardware)

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